华为这个“韬（τ）定律”有没有懂行的给讲讲呢。

小冻梨ᐝ · 发表于 2026-5-25 13:23:04

按我的理解是类似内存的层叠技术，以前是一层，现在 7nm 叠 10 层，是不是这样的折叠？讲道理是可以提升晶体管密度。
有没有懂行的来说说，按理 9 月份就要出产品了，何庭波何总应该不至于忽悠。

白色页 · 发表于 2026-5-25 13:23:08

这里人均比海思懂，不在意的

像风 · 发表于 2026-5-25 14:25:12

算不上忽悠不忽悠，但是半导体相关的东西，你看国内的信息没有价值，反而可能对你产生误导。

cs13377905172 · 发表于 2026-5-25 15:13:04

AI 说的：思路确实像 Apple M 系列：靠系统级工程吃性能。但 Apple 是在先进制程上锦上添花，华为更像是在制程受限下用架构重构硬补短板。

chuang · 发表于 2026-5-25 15:26:04

我只看疗效，家里之前买了个平板是麒麟 9000WL 卡顿、发热大、续航差

大理小帅 · 发表于 2026-5-25 16:25:09

我的理解就是，类似通信里面的频分和时分，现在频分到头了，边际效益太低，要走时分这条路了

丿丶灵泽 · 发表于 2026-5-25 16:47:59

你的理解没问题。

是蛋清i · 发表于 2026-5-25 16:54:08

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。韬(τ)定律正是解决该难题的有效路径。

华为创新性地提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：

·器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

·电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

·芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

·系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
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大概是之前半导体性能死磕芯片制程思路一根筋
现在是讲多层级协同优化体系除了芯片制程之外其它层级也有大幅优化的地方从而达到等效提升芯片制程的效果
为促进半导体产业发展提供中国的创新工程理论

活到老学到老 · 发表于 2026-5-25 17:18:04

以空间换时间，让班里两个谈恋爱的人坐同桌传纸条

法宝一号 · 发表于 2026-5-25 17:47:04

卧槽

在麒麟 2026 芯片上的测试结果显示：
晶体管密度在单一世代中分阶段从 155 MTr / mm² 提高到 238 MTr / mm²

这和 18A 相当，比 n3 高，比 n2 低

太几把牛逼了

华为这个“韬（τ）定律”有没有懂行的给讲讲呢。

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